전체 글 (6) 썸네일형 리스트형 DC_Shell 유용한 Command *공부한 내용을 정리한 글입니다. 부정확한 내용이 포함되어 있을 수 있습니다. design compiler 사용 시 유용한 DC_Shell Command // Show the history of command entered dc_shell > history // Repeat last command dc_shell > !! // Execute command no. 6 from the history list dc_shell > !6 [ Bubble Pushing ] AND to OR, OR to AND 로직 Gate 변경 "Bubble pushing"을 이용하면 로직 diagram을 사용하여 직관적으로 gate 변환이 가능합니다. [ Bubble pushing 방법 ] 기존 gate가 AND이면 OR로 변경, 기존 gate가 OR이면 AND로 변경한다. input과 output에 모두 bubble을 추가해준다 기존에 bubble이 없다면 bubble 추가 기존에 bubble이 있다면 bubble 삭제 ( 2개의 bubble은 inverting 로직을 2번 수행하는 것과 같기 때문에 bubble을 삭제하면 됩니다^^ ) *이미지 출처 : https://grace.bluegrass.kctcs.edu/~kdunn0001/files/Simplification/4_Simplification10.html vi 명령어 모음 vi 에디터 사용 시 자주 사용하는 명령어 모음입니다. 기능 구분 키 Description 삭제하기 dd 현재 커서 행 삭제 복사하기 y 복사 yy 현재줄 복사 잘라내기 c 잘라내기 붙여넣기 p 붙여넣기 저장 :w 저장 종료 :q 닫기 :q! 저장하지 않고 닫기 :wq 저장하고 닫기 찾기 /찾고싶은문자 + enter 찾고싶은 문자를 입력하고 enter를 치면 문서의 해당 문자가 하이라이트 되고, 현재 커서 방향 아래 방향을 해당문자 검색됨 n 찾은 문자 중에서 아래방향으로 다음 문자 이동 shift+n 찾은 문자 중에서 윗 방향으로 다음 문자 이동 찾아바꾸기 :%s/찾을문자/바꿀문자/g 문서 내 "찾을문자"를 모두 찾아 "바꿀문자"로 변경함 이동 shift+g 현재 문서의 가장 끝 행으로 이동 :이동하고.. Verilog force release # force : Verilog에서 신호를 특정 값으로 forcing 할 때 사용 force module_name.signal_name = forcing_value; # release : forcing 한 값을 다시 풀어줄 때 사용 release module_name.signal_name; [예시] // flip-flop module d_flip_flop ( input clk, input rstb, input d, output q ); reg r_q; assign q = r_q; always @ (posedge clk or negedge rstb) begin if (!rstb) r_q 윈도우 Python 설치하기 윈도우에서 python을 설치하는 방법은 python.org에서 설치파일을 다운받아 실행하기만 하면 된다. 아래 링크를 클릭하면 다운로드 페이지로 이동할 수 있다. https://www.python.org/downloads/ Download Python The official home of the Python Programming Language www.python.org 아래 빨간색으로 표기한 버튼을 눌러 설치 파일을 다운받을 수 있다. 다운로드를 완료했다면 파일을 실행시켜 아래 네모칸(Install Now)을 클릭하여 설치를 진행한다. 설치가 완료되면 아래와 같이 python 3.7을 클릭하여 실행시킬 수 있다. python 3.7 간단한 명령을 실행해본 화면 Verilog VCD Dump # VCD Dump File 경로 및 이름 지정 $dumpfile("./MY_DUMP/test.vcd"); # Dump 수행할 variable 지정 ($dumpfile 경로에 생성된 파일에 dump 됨) - 특정 variable에 대해 구체적으로 지정할 수도 있고, module을 지정할 경우 해당 module의 variable을 dump 1. 현재 Testbench의 모든 variable dump 하기 $dumpvars; 2. 특정 variable을 지정하여 dump 하기 $dumpvars( , ); module을 특정할 경우, 해당 module에 instantiated 되어있는 sub-module의 variable까지 모두 dump 할 것인지 Level을 지정하여 dump 범위를 정할 수 있다. (1).. 이전 1 다음
